안녕하세요, 회로설계 멘토 삼코치 입니다:)
질문자분의 고민은 현재 실질적인 연구경험도 쌓고 있고, 학석사 연계로 석사까지 이어갈 계획이지만, 학벌이나 성적이 다소 아쉽기 때문에 삼성전자나 방산대기업 같은 상위 기업 취업에 불안함을 느끼고 계신 상황으로 이해됩니다. 결론부터 말씀드리면, 현재의 기반 위에 추가적인 실무 중심 포트폴리오와 기업 맞춤형 경험을 전략적으로 쌓는다면, 좋은 기회를 만들 수 있습니다.
우선 질문자분의 경험은 상당히 괜찮은 편입니다. ICEIC 같은 국제 컨퍼런스에 논문이 있는 것도 강점이고, adder 설계 경험이나 Virtuoso 사용 경험이 있다는 점은 아날로그 회로설계 쪽으로의 전문성 가능성을 보여줍니다. 다만 문제는 그것만으로 '상대적으로 더 좋은 학교 출신자들과 경쟁했을 때' 차별화가 어렵다는 점입니다. 따라서 아래와 같은 방향으로 스펙을 추가적으로 보완해보시면 좋겠습니다.
첫 번째는 실제 칩 제작 경험을 포트폴리오화하는 것입니다. 석사 때 MPW를 활용한 테이프아웃 경험이 예정되어 있다면, 이 경험을 단순히 수행하는 데 그치지 말고, 블로그나 Github에 기술문서, DRC/LVS 검증과정, 성능 측정 결과까지 체계적으로 정리해보시기 바랍니다. 예를 들어, 1-bit 혹은 4-bit adder를 설계했다고 한다면 그 내부 블록 구조, 트랜지스터 레벨 schematic, 레이아웃 결과, 측정된 delay/power 등의 수치를 함께 문서화하면 좋은 포트폴리오가 됩니다. 이는 단순히 ‘MPW 했습니다’와는 완전히 다른 수준으로 보여질 수 있습니다.
두 번째는 디지털 회로 쪽 경험을 병행해보는 것입니다. 아날로그 회로만 하다 보면 기업에서 요구하는 mixed-signal이나 SoC level 통합 설계에 대한 역량을 어필하기 어려울 수 있습니다. 간단한 Verilog RTL 설계 후 FPGA 구현을 해보거나, 오픈소스 RISC-V 코어를 가져와 수정하고 시뮬레이션하는 과정을 진행해보면 좋습니다. 예를 들어, PicoRV32 같은 간단한 코어를 가져와 일부 instruction을 바꾸거나, UART 주변회로를 붙여서 테스트해보는 식입니다. 이와 같이 아날로그와 디지털을 모두 할 수 있는 인재는 대기업에서 특히 선호합니다.
세 번째는 EDA 툴 사용 숙련도 및 Flow 이해도 강화입니다. 삼성전자 등은 면접에서 “어떤 flow로 회로설계를 진행했나요?” 같은 질문을 합니다. 이때 단순히 Virtuoso로 schematic -> layout 정도의 흐름을 이야기하면 부족하고, schematic 설계 시 고려한 spec 기준, layout 후 parasitic 영향 확인, LVS/DRC 통과 과정, 이후 simulation에서 corner/Monte Carlo 분석까지 진행한 경험이 있다면 큰 차별화 포인트가 됩니다. 만약 현재 연구실에서 이런 과정이 제한된다면, Cadence나 Synopsys의 오픈 튜토리얼을 활용해 시도해보시는 것도 방법입니다.
네 번째는 영어는 TOEIC보다는 기술 문서 작성 및 발표 능력 중심으로 강화하시는 게 좋습니다. 특히 석사 논문을 영어로 작성하게 될 경우, 영어 논문을 매끄럽게 작성하고 발표할 수 있다는 것은 글로벌 기업에서도 인정받는 역량입니다. 영어 발표 연습을 학회 준비와 병행해서 해보시고, 이를 녹화해서 포트폴리오에 넣는 것도 효과적입니다.
마지막으로는 대기업 외에 Tier 2~3급 설계 하청 업체에서 경력 시작 후 이직하는 루트도 충분히 고려하셔야 합니다. 처음부터 삼성/하이닉스/방산으로 바로 가는 것은 학벌과 성적이 중요한 상황에서 벽이 있을 수 있으므로, 예를 들어 Brite, Alpha Holdings, Gaonchips 등 시스템 반도체 설계 업체에서 경력 2~3년을 쌓은 후에 대기업으로 이직하는 전략도 현실적인 대안입니다. 이런 기업들은 포트폴리오와 인터뷰 역량 중심으로 뽑는 경우가 많기 때문에, 현재 질문자분의 실력을 잘 보여줄 수 있다면 충분히 도전해볼 수 있습니다.
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